...Chiplet Interconnect Express (UCIe)中文翻译第五章

发布网友发布时间：2024-10-04 08:27

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热心网友时间：2024-10-21 09:39

在深入研究了Universal Chiplet Interconnect Express (UCIe)协议后，我决定将其关键部分翻译成中文，以帮助理解和记忆。虽然翻译水平非专业文学，但我会尽力保持技术准确性，尽管底层内容涉及信号完整性可能超出我的理解范围，但仍会尽力传达。

电气层规范要点如下：

数据速率要求设备支持从4GT/s到最高值，所有中间速率也必须兼容，如16GT/s设备需支持4GT/s以下速率，并允许使用SSC时钟，但发送器与接收器的ppm差异需严格控制。
UCIe PHY的物理接口由模块构成，高级封装模块包括一对时钟、个数据lane、valid和track lane，低速边带总线用于链路配置等。标准封装模块则有传统封装结构，但参数有所不同。
为了保证可靠性，建议发送器输出电压不超过接收器前端电路100mV，以防过压。接收器通过边带请求时，发送器发送Phase-1时钟副本。
发送器和接收器都有电气特性规范，表29列出详细参数，包括发送器的拓扑结构和驱动设计，以及接收器的时钟缓冲、数据接收和track接收等。
发送器均衡技术对于24GT/s和32GT/s至关重要，接收器均衡则可根据需要在某些速率下实现。接收器的阻抗匹配和接收器终止规则在规范中有所规定。
时钟设计中，发送器和接收器需保持数据与valid信号的同步，高速数据速率下可能需要de-skew功能。规范支持四等分时钟，且对正交时钟有要求。

以上是UCIe协议电气层和部分信号处理机制的概要翻译，具体细节请参阅原文。对于高级封装和标准封装的差异，以及电源噪声、时钟偏差和球出等问题，也有详细的规定。通过阅读这些内容，你将对UCIe的实现有更深入的理解。

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